片上网络路由器ip核的设计与实现.doc

目录
毕业设计（论文）任务书 3
摘要 4
Abstract 5
目录 6
第一章 绪论 8
1.1 课题的提出、目的及意义 8
1.2 国内外现状 8
1.3 系统设计内容 10
1.4 论文组织结构 10
第二章 相关技术 11
2.1 片上总线与片上网络概述 11
2.1.1 片上总线 11
2.1.2 片上总线的优缺点 11
2.1.3 片上网络 12
2.2 FPGA技术与IP核简介 17
2.2.1 FPGA技术简介 17
2.2.2 IP核简介 18
2.2.3 Xilinx ISE开发工具简介 18
2.2.4 Xilinx EDK开发工具简介 19
2.3 本章小结 20
第三章 路由器IP Core的设计与实现 21
3.1 路由器IP Core的设计 21
3.1.1 功能说明及模块划分 21
3.1.2 路由器IP Core同步时序设计 22
3.1.3 数据包的格式 23
3.1.4 参数化设计 23
3.2 各功能模块的设计与实现 24
3.2.1 总线命令转换模块 24
3.2.2 延时可变路由模块 24
3.2.3 路由状态监测模块 29
3.2.4 用户自定义逻辑模块 30
3.3 本章小结 30
第四章 测试与结果分析 31
4.1 路由节点的验证流程 31
4.2 各个功能模块仿真验证 31
4.2.1 输入缓冲区模块仿真 31
4.2.2 路由仲裁模块的仿真 32
4.2.3 单一路由节点的仿真 33
4.2.4 状态检测模块的仿真 33
4.3 快速原型系统 34
4.4 本章小结 35
第五章 结论与展望 36
5.1 本设计的贡献和主要工作 36
5.2 未来工作 36
5.2.1 路由策略的进一步扩展 36
5.2.2 延时可变路由模块的进一步扩展 37
参考文献 38
致谢 40