可预置串行序列信号发生器设计与实现[实验报告].doc

可预置串行序列信号发生器设计与实现[实验报告]

有图纸，完整。

一. 实验目的
进一步了解时序电路描述方法
二．重点和难点
VHDL 语言中时序设计基础
VHDL 语言中同步时序设计
三．设备器材
稳压电源， 万用表， 示波器， 计算机 实验板一块,Quartus2,Synplify8.1
四．源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity produce is
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